EDA/PLD中的Verilog HDL 中有两种注释的方式

4.2 注释Verilog HDL 中有两种注释的方式,一种是以“/*”符号开始,“*/” 结束,在两个符号之间的语句都是注释语句,因此可扩展到多行。如: 2004-08-16 第17页,共41页版权所有,侵权必究 /* statement1 ,statement2,.. ...statementn */ 以上n个语句都是注释语句。另一种是以 // 开头的语句,它表示以 // 开始到本行结束都属于注释语句。