EDA/PLD中的Verilog HDL中的注释

在Verilog HDL中有两种形式的注释。/*第一种形式:可以扩展至多行 *///第二种形式:在本行结束。3.3 格式 Verilog HDL区分大小写。也就是说大小写不同的标识符是不同的。此外,Verilog HDL是自由格式的,即结构可以跨越多行编写,也可以在一行内编写。白空(新行、制表符和空格)没有特殊意义。下面通过实例解释说明。initial begin Top = 3' b001; #2 Top = 3' b011; end和下面的指令一样:initialbegin Top = 3' b001; #2 Top = 3' b011;end