系统全局时钟控制模块的verilog实现 上传者：zfting 2019-07-11 13:40:12上传 ZIP文件 3.3MB 热度 43次 利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号，简单易行，亲测可用 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
