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用verilog编写的一个数字时钟例程，可以实现24小时计数，还有闹钟报警、校时、校分等功能，程序简...
大小：3.77MB | 2019-09-22 20:06:56 -
利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所...
大小：3.3MB | 2019-07-11 13:40:12 -
用verilogHDL编写的一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至...
大小：2.32KB | 2019-07-05 04:20:26 -
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利用verilog编码实现输入4*4矩阵块数据的zigzag扫描1*16数据输出，压缩包包括veri...
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