Analog Design 65nm节点挑战与应对

模拟设计的老问题，在 65nm 节点下就更麻烦了。Synopsys 的这份资料讲得挺细，从模拟跟数字在亚波长技术下怎么互相别扯后腿，到怎么混合分区，甚至还带了个占空比校正器的例子，挺接地气。

工艺带来的那些恶心波动，比如STI、NBTI、HCI啥的，这里也有提，举的电流镜例子挺直观，看完会对设计容差的更有数。低抖动的 PCIe PHY和USB 2.0 的良率策略也都讲了，适合你搞混合信号或者接口 PHY 的同学看看。

资料风格偏 PPT 讲义，图表多，读起来还蛮。里面有不少设计趋势，像 65nm 下的模拟迁移，比较值得参考。你要是现在卡在良率、时序这些点上，挺推荐过一眼的。

顺手给你找了些相关的文档资源，瑞萨的 65nm SRAM、Altera 的 Cyclone III FPGA、漏电功耗方案这些也可以一起看，扩展下视野。

如果你正搞 65nm 相关模拟/混合信号设计，或者要上马 PCIe/USB 之类的高速接口，蛮建议先扫一遍这资料，至少知道哪些坑该提前绕开。