内置于FPGA芯片中的延迟锁相坏

本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相坏 结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延 迟线改进为数字方式,避免了模拟电路缺乏稳态,对噪声敏感,抗干扰性能较差, 设计和制造过程中的复杂性高、可重用性差的问题,并针对现有的全数字电路结 构面积过大的,频率合成功能不够的问题对开环与闭环两种基本的DLL分别提出 了改进的方案。针对开环DLL占用面积过大的缺陷,设计了三层次的结构;而针 对闭环DLL频率覆盖范围不够广,面积较大的缺陷,设计了带隙基准控制的可控 延迟链