EDA中的系统总体组装电路的VHDL源程序CNT60.VHD的仿真 上传者：timen 2021-02-24 13:43:01上传 PDF文件 105.43KB 热度 7次 从如图可以看出,CNT60。VHD实现了从0到59的循环计数,每实现59到0的计数动作,计数模块输出一个进位信号。当LD端有低电平输入时9说明置数信号(LD)有效,模块将预置数(DATA)56送入计数结果(NUM)中去,计数模块从56开始重新计数。 如图 CNT60 VHD模块仿真图 : 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 timen 资源：446 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
