EDA/PLD中的EDA中的系统总体组装电路的VHDL源程序CNT60.VHD的仿真
从如图可以看出,CNT60。VHD实现了从0到59的循环计数,每实现一次59到0的计数动作,计数模块输出一个进位信号。当LD端有低电平输入时9说明置数信号(LD)有效,模块将预置数(DATA)56送入计数结果(NUM)中去,计数模块从56开始重新计数。 如图 CNT60 VHD模块仿真图 来源:ks99
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