VHDL代码心得4 计数器

今天偶尔发现了一个异常简洁且工整的计数器,同时也犯了一个很典型的错误,于是记录下来。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity time_out is port( clk,rst_n,en:in std_logic; num_in0,num_in1,num_in2,num_in3,num_in4,num_in5:in std_logic_vector(3 downto 0); num0,num1,num2,num3,num4,num5:out std_logic_