VHDL 实验四八位七段数码管动态显示电路的设计

Name: VHDL 实验四 八位七段数码管动态显示电路的设计
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Author: goodbye_92518

上传者：goodbye_92518 2020-12-30 10:18:20上传 ZIP文件 408.2KB 热度 28次

当设计文件加载到目标器件后,将数字信号源模块的时钟选择为 1KHZ,拨动四位拨动开关,使其为一个数值,则八个数码管均显示拨动开关所表示的十六进制的值。

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