ALTERA FPGA设计约束 上传者：Sohnia 2020-08-29 22:14:09上传 PDF文件 1.32MB 热度 38次 描述影响编译器如何实现设计的定时和逻辑约束,如pin分配、设备选项、逻辑选项和定时约束。使用接口规划器原型接口实现,规划时钟,并快速定义一个合法的设备平面布置图。使用Pin规划器在目标设备的图形表示中可视化、修改和验证所有/O分配。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
