用verilog写得一个双口ram模块 上传者：shigaofeng90 2019-01-02 10:04:49上传 其他文件 500kb 热度 67次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-01-02 10:04:51 没有下载成功 码姐姐匿名网友 2019-01-02 10:04:51 有一定的参考价值 对工作有所帮助 码姐姐匿名网友 2019-01-02 10:04:51 挺不错的呀，可以用，谢谢 码姐姐匿名网友 2019-01-02 10:04:51 真的很实用啊 码姐姐匿名网友 2019-01-02 10:04:51 很好，这样的资料很少。 码姐姐匿名网友 2019-01-02 10:04:51 非常有参考价值！但设计的双端口RAM容量太小，正考虑扩大它的容量！ 码姐姐匿名网友 2019-01-02 10:04:51 我是菜鸟，可是为什么找不到工程。。。 xiaotian_ls 2025-01-08 04:26:20 不是真双口RAM的代码，甚至不是伪双口RAM，只是简单的把数据放到寄存器里，然后读出来，就是一个单端口RAM的读写代码，别下，没用。 发表评论
没有下载成功
有一定的参考价值 对工作有所帮助
挺不错的呀，可以用，谢谢
真的很实用啊
很好，这样的资料很少。
非常有参考价值！但设计的双端口RAM容量太小，正考虑扩大它的容量！
我是菜鸟，可是为什么找不到工程。。。
不是真双口RAM的代码，甚至不是伪双口RAM，只是简单的把数据放到寄存器里，然后读出来，就是一个单端口RAM的读写代码，别下，没用。