在FPGA上使用SystemVerilog实现12小时制时钟(可实现24小时制) 上传者：dengwenq 2020-08-15 21:05:19上传 RAR文件 67.46KB 热度 56次 实现了一个时钟计数器。h、min、sec和pm的输出为12小时制,AM时,pm输出为0,PM时,pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时,小时的范围为1~12。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
