FPGA数字信号处理(七)级联型IIR滤波器Verilog设计

Name: FPGA数字信号处理(七)级联型IIR滤波器Verilog设计
Rating: 4.5 (48 reviews)
Author: Vino_lai

上传者：Vino_lai 2020-07-17 23:52:25上传 7Z文件 223.3KB 热度 48次

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

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: 码姐姐匿名网友 2020-07-17 23:52:25

挺好的，分享学习

: 码姐姐匿名网友 2020-07-17 23:52:25

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