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EDA 任意整数分频分频器

上传者: 2020-05-30 21:35:40上传 V文件 2.23KB 热度 38次
非常经典的一款分频程序,绝对实用 功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数,分频系数范围为1~2^n(n=F_DIV_WIDTH) 若要改变分频系数,改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数,则输出时钟占空比为50%; 若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分 频系数(当输入为50%时,输出也是50%)。
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用户评论
码姐姐匿名网友 2020-05-30 21:35:40

Verilog代码,还不错