基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

Name: 基于Verilog的偶数、奇数、半整数分频以及任意分频器设计
Rating: 4.5 (70 reviews)
Author: u484953546

上传者：u484953546 2019-07-24 18:22:18上传 DOC文件 48.5KB 热度 70次

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

基于Verilog的偶数奇数半整数分频以及任意分频器设计

基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

大小：0B | 2019-07-24 18:22:18
FPGA奇数和偶数分频器和半整数及任意小数分频器设计

在 FPGA 上实现了奇数和偶数分压器、半整数和任意小数分压器的设计。

大小：0B | 2019-06-21 04:48:22
半整数与奇数分频器设计

eda实验模板。。。写不出二十字啊，半整数与奇数分频器设计还要注意时钟设计

大小：0B | 2020-05-31 10:48:10
任意奇数分频器Verilog代码

大小：0B | 2019-01-11 23:29:32
verilog偶数分频器

大小：0B | 2019-03-02 23:49:37
verilog奇数分频器

内含verilog语言编写的奇数分频器，本人认为代码比较简练，容易移植

大小：0B | 2019-07-10 15:58:03
半整数分频器设计

采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除...

大小：0B | 2019-07-15 12:27:28
半整数分频器

采用硬件描述语言设计的 2.5 倍分频器，同时保证占空比 50%

大小：0B | 2019-06-21 04:48:17
EDA任意整数分频分频器

非常经典的一款分频程序，绝对实用功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。...

大小：0B | 2020-05-30 21:35:40
任意奇数分频verilog

对于N倍的奇数分频，首先是在系统时钟的上升沿得到占空比为(N+1)/(2*N)的分频时钟clk_di...

大小：0B | 2019-07-06 09:14:42
verilog语言奇数分频器

N倍奇数分频器的verilog程序，详细讲解原理。

大小：0B | 2019-07-18 17:57:31
verilog HDL奇数分频器

用FPGA实现占空比为50%的方波的奇数分频，语言为verlogHDL，已仿真验证OK

大小：0B | 2019-07-10 15:58:07
通用的VerilogHDL奇数偶数分频器

大小：0B | 2019-01-13 17:17:55
verilog编写的偶数分频器

verilog编写的偶数分频器

大小：0B | 2019-07-27 07:54:06
verilog实现任意的整数分频器

大小：0B | 2018-12-08 07:46:36
任意整数分频器vhdl

任意整数分频器vhdl描述，简单通用，发烧友常用代码。

大小：0B | 2020-02-20 05:41:12