VHDL 数字显示电路

VHDL数字显示电路的设计1用VHDL设计具有清除端、使能端，计数范围为0~999的计数器，输出为8421BCD码；2．用VHDL设计十进制计数器（BCD_CNT）模块、七段显示译码器电路（BEC_LED）模块和分时总线切换电路（SCAN）模块。3．用MAX+plusⅡ进行时序仿真