用FPGA 实现高频时钟的分频和多路输出

摘　要:FPGA(现场可编程逻辑门阵列)内部集成了四个全数字片内延时锁定环电路(Delay-LockedLoop,缩写为DLL),利用它能够实现对芯片输入时钟的零延时输出和时钟倍频,分频以及镜像操作等多种控制功能。本文就是用DLL的功能来实现对64MHz的高频时钟的分频和多路输出。