60进制计数器设计

Name: 60进制计数器设计
Rating: 4.5 (63 reviews)
Author: majingchaoff

上传者：majingchaoff 2019-07-11 13:39:17上传 DOC文件 223.79KB 热度 63次

60进制的数电制作方法，及一系列注意事项

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

60进制计数器设计

60进制的数电制作方法，及一系列注意事项

大小：0B | 2019-07-11 13:39:17
60进制计数器

大小：0B | 2019-03-07 18:52:42
60进制计数器VHDL设计

60进制VHDL设计文本，

大小：0B | 2019-09-27 21:10:58
60进制计数器.docx

含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描...

大小：43KB | 2020-08-15 13:13:38
60进制计数器 eda

大小：0B | 2018-12-08 23:31:02
数电作业设计60进制计数器

大小：0B | 2018-12-07 11:38:50
60进制加法计数器.zip

2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设...

大小：227KB | 2020-08-09 07:05:10
60进制计数器时钟电路

60进制计数器Proteus仿真7.4以上版本打开

大小：0B | 2019-06-05 02:49:09
verilog实现60进制计数器

verilog实现60进制计数器源代码及测试代码

大小：0B | 2019-05-17 06:16:59
verilog60进制计数器

verilog60进制计数器,使用VERILOG语言编写

大小：0B | 2019-05-06 06:19:58
60进制秒脉冲计数器设计

大小：283.575 KB | 2022-12-17 09:04:40
60进制计数器multisim源文件

60进制计数器multisim源文件,采用74LS161方案,到60后自动清零,两个数码管显示,mu...

大小：132KB | 2020-11-21 13:34:53
47进制计数器设计

4/7进制计数器设计:采用74LS192(40192)。 a、数码管显示状态。 b、用开关切换两种进...

大小：141KB | 2020-08-19 12:21:28
基于FPGA的60进制计数器.zip

基于FPGA的60进制计数器实现功能：基于FPGA的60进制计数器实验部分代码： Librar...

大小：313KB | 2020-07-20 07:01:06
6进制计数器计数器VHDL

基于fpga，使用vhdl语言编写的6进制计数器。输入时钟为1hz

大小：0B | 2019-05-19 13:09:01
60进制计数器实验报告.docx

.

大小：1.42MB | 2023-01-10 10:54:22