8位乘法器,用verilog语言编写 上传者：linzanzan 2019-07-09 06:32:21上传 RAR文件 617.71KB 热度 98次 用verilog语言编写的8位乘法器，完成了8位二进制的整数乘法，供大家参考 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-07-09 06:32:21 有一些小错误，但还是很值得参考， 感谢作者分享 码姐姐匿名网友 2019-07-09 06:32:21 每个模块的功能介绍还不是很详细 但还是感谢作者 码姐姐匿名网友 2019-07-09 06:32:21 读起来费力，感谢分享还是 码姐姐匿名网友 2019-07-09 06:32:21 注释用中文在modelsim里面显示的全是乱码啊，谢谢分享。 码姐姐匿名网友 2019-07-09 06:32:21 注释比较简单,读起来比较费力,感谢分享 码姐姐匿名网友 2019-07-09 06:32:21 每个模块的功能介绍还不是很详细，但是很感谢作者的分享哈~~~ 码姐姐匿名网友 2019-07-09 06:32:21 如果能够再补充说明一下每个元件的功能会更好. 发表评论
有一些小错误，但还是很值得参考， 感谢作者分享
每个模块的功能介绍还不是很详细 但还是感谢作者
读起来费力，感谢分享还是
注释用中文在modelsim里面显示的全是乱码啊，谢谢分享。
注释比较简单,读起来比较费力,感谢分享
每个模块的功能介绍还不是很详细，但是很感谢作者的分享哈~~~
如果能够再补充说明一下每个元件的功能会更好.