Verilog多功能数字钟的设计—毕业设计VHDL

Name: Verilog多功能数字钟的设计—毕业设计VHDL
Rating: 4.5 (56 reviews)
Author: qq_59559734

上传者：qq_59559734 2019-05-05 05:23:55上传 DOC文件 1.56MB 热度 56次

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: 码姐姐匿名网友 2019-05-05 05:23:55

程序貌似没错，但在ep3c的fpga上跑，出现错误

Verilog多功能数字钟的设计毕业设计VHDL

Verilog多功能数字钟的设计—毕业设计VHDL

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