ALU设计用VerilogHDL 上传者：sbasdfg80761 2019-04-28 00:45:10上传 TXT文件 2.44KB 热度 48次 用VerilogHDL设计一个模块，该模块实现了一个4bit的ALU，可以对两个4bit二进制操作数进行算术运算和逻辑运算 算术运算包括加法与减法 逻辑运算包括与运算、或运算 设计一个模块，利用VerilogHDL模块元件实例化的能力来调用4bitALU的模块，从而将两个4bitALU扩展为一个8bitALU（详见原理框图） 用提供的4bitALU测试模块对所实现的4bitALU进行仿真测试 用提供的8bitALU测试模块对所实现的8bitALU进行仿真测试对8bitALU测试模块进行完善，对边界情况进行仿真测试（进位，溢出，结果为负数等） 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-04-28 00:45:10 参考价值很高，但是有一定的缺陷，有些地方说得不太详细 码姐姐匿名网友 2019-04-28 00:45:10 写的太笼统了！可以做简单参考 码姐姐匿名网友 2019-04-28 00:45:10 有参考价值但是 不太详细 码姐姐匿名网友 2019-04-28 00:45:10 设计的比较粗糙，一般吧，有一定的参考意义 发表评论 sbasdfg80761 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
参考价值很高，但是有一定的缺陷，有些地方说得不太详细
写的太笼统了！可以做简单参考
有参考价值但是 不太详细
设计的比较粗糙，一般吧，有一定的参考意义