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关于FPGA的DDS设计的激励程序，使用VerilogHDL语言编写，用于源程序的仿真。
大小：747B | 2019-05-06 10:57:04 -
大小：0 | 2019-01-06 06:22:52
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关于FPGA的DDS设计的激励程序，使用VerilogHDL语言编写，用于源程序的仿真。