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设计一个串行数据发送器。并行8位数据‘Z’载入发送器后，通过串行口‘X’输出。具体要求如下1、信号‘...
大小：213.33KB | 2019-09-09 12:57:40 -
基于fpga，使用vhdl语言编写的6进制计数器。输入时钟为1hz
大小：323B | 2019-05-19 13:09:01 -
基于fpga编写的VHDL3-8译码器。3个输入口，进行译码后在8个输出口输出。低电平有效
大小：961B | 2019-05-12 23:54:26 -
大小：0 | 2019-03-02 15:09:25
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可以驱动两篇hc595级联的并串转换模块。用来数码管显示。并且支持逗号单独控制。使用VHDL并采用状...
大小：3.63KB | 2018-12-29 05:39:17 -
大小：0 | 2018-12-09 03:54:56
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