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FPGA异步处理总结,包括快采慢慢采快,单bit多bit跨时钟域传输时的异步处理方法。
大小：20.3MB | 2021-01-08 08:37:38 -
以一个实例展开共计五部分的讲解,包含SDC语法,常用时序分析手段等,很实用很适合初学者。WORD可以...
大小：704.36KB | 2020-12-30 12:53:34 -
涉及到状态机(控制通路)和移位计算(数据通路)的混合,稍微有点复杂。 CRC串行计算的原理就是通过线...
大小：2.85MB | 2020-08-19 12:45:03 -
经典Verilog三段式状态机，实现密码破译，包含时序和功能仿真程序与脚本及matlab程序，保证对...
大小：28.33MB | 2020-07-24 05:58:17 -
FPGA参数化时钟分频模块设计，直接修改可以实现不同分频系数，带自动化仿真脚本以及testbench...
大小：51.01KB | 2020-07-23 01:37:08 -
FPGA冒泡排序Verilog实现，带自动化仿真脚本，带testbench文件，可以实现参数化修改。...
大小：9.98MB | 2020-07-21 21:27:53 -
FPGA全并行排序Verilog，带自动化仿真脚本以及testbench，可以进行参数化修改。保证对...
大小：23.15MB | 2020-07-21 05:08:55 -
systemVerilog的路由器验证实例，包括LAB1~LAB6，完整版，带注释。完整版，带注释。...
大小：75.94KB | 2020-07-20 23:39:52 -
这是一个可以自动生成CRC校验码固件代码的软件，可以用于通信领域CRC校验模块的自动生成。
大小：58.99KB | 2020-07-17 12:09:11 -
systemVerilog的路由器验证实例，包括LAB1~LAB6，完整版，带注释。完整版，带注释。...
大小：100.16KB | 2020-06-19 19:22:50
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