AD9361Vivado 2019.2Vitis Verilog工程代码及说明文档

AD9361 的 Verilog 工程代码在 Vivado 2019.2 和 Vitis 下调试起来还挺顺的。整个项目结构清晰，代码也不算复杂，适合快速上手。你要是刚好在折腾 AD9361 的 FPGA 方案，这份资源可以省掉不少摸索的时间。

Vivado 2019.2的工程文件配好了大部分 IP，主要围绕 AD9361 射频前端来做数据收发。你打开工程就能看到清晰的模块分层，比如rx_data_process、tx_data_ctrl这种逻辑都拆得蛮清楚，调试起来也方便。

文档也比较靠谱，了每个模块的作用、信号走向，还有常见的配置参数。比如时钟怎么配、SPI 通信怎么接，这些都有提到。不懂的时候翻一下文档，心里就有底了。

嗯，还有一点不错的是，工程适配了Vitis，软件开发这块也能顺带捎上。你可以直接上 ARM 这边做一些测试逻辑，像是用 C 语言控制收发状态，响应也快。

对了，要是你还没搞清楚 AD9361 的原理或者原理图，可以先看看这几个资料：ad9361 原理、AD9361 资料、ad9361 工程原理图。都挺实用的，配合工程代码看效果更好。

如果你刚好用的是 Vivado 2019.2，手头又有 AD9361 板子，那这份代码工程可以直接拿来跑一跑。早点试错，早点省心。