计算机系统结构Verilog实验报告

计算机系统结构的实验报告挺适合用来当教学辅助或者自学资料的，内容不花哨但扎实。三个实验分别搞定了流水线结构、汇编器实现还有数据冒险，基本把 CPU 架构里的核心问题都摸了一遍。

流水线的部分，最关键就是补全模块图和连线，实战感挺强，代码那块也不是死记硬背，动手拆一遍五级流水线就懂了。你要是搞Verilog的，参考这个能少走不少弯路。

第二个实验，写汇编器，支持 Java/C/C++都行。讲白了就是把汇编语句翻译成二进制，送给指令存储器吃。需要源代码和可执行文件。用 Java 写的话，建议注意字符串，别忘了异常机制。

一个实验比较硬核，围绕数据冒险下功夫。要加前推、暂停还有写使能的。说白了就是你写的指令太快了，后面的跟不上，得做点控制逻辑打补丁。图也要改，改完的结构一目了然。

实验工具方面用到了ISE Project Navigator（硬件）和DEVCPP（软件），都挺常见的开发环境，新手练手完全没问题。如果你对流水线没太多感觉，建议先过一遍两级到五级流水线这个文档，脑子里有点结构图再做实验会轻松不少。

对了，这份报告里还有不少学生自己的体会和建议，别忽略了，蛮有参考价值的。你可以顺手看看流水线 code和冒险，都是配套资源。

如果你在准备系统结构课设，或者打算撸个Verilog CPU当项目，这份实验报告你可以当模板用，结构清晰、内容靠谱，能省你不少时间。