Verilog伪随机序列发生器

Verilog 写的伪随机序列发生器，结构清晰，逻辑也挺顺。同步字节、数据包、数据帧这些关键部分都有详细注释，看起来不费劲，改起来也方便。适合你要测试一些协议收发流程或者模拟链路上的随机扰动，随便丢个时钟进去就能跑。

用的是比较常见的LFSR方式，生成的伪随机序列稳定性不错，调试起来也直观。代码风格挺规整的，模块划分也清楚。你要是初学 Verilog，也能借这个练练时序控制和包结构的思路。

数据帧结构上还参考了一些其他协议格式，比如ZigBee、FlexRay之类的，扩展一下思路也挺好。平时做 FPGA 仿真、通信测试的时候，这类工具代码真是刚需，用好了能省不少事。

如果你最近在写数据收发模块或者在搭仿真环境，这个代码可以直接用上。顺手还能复习下帧头、CRC 校验这些老朋友。