LPDDR4LPDDR4X的上电时序及初始化--中文讲解

《LPDDR4 LPDDR4X的上电时序及初始化》 嵌入式系统中，LPDDR4和LPDDR4X内存的正确上电时序和初始化是保证系统稳定运行的关键。本文主要针对这两个内存标准的上电流程、模式寄存器设置以及初始化步骤进行深入解析。 我们关注模式寄存器的默认设置。表13列出了LPDDR4/LPDDR4X在上电和复位初始化时所需的一些关键参数。例如，FSP-OP/WR的OP[7:6]设置为00b，意味着FSP-OP/WR[0]功能被启用；MR2的OP[6]设置为0b，选择WRITE latency set A；MR1的OP[6:4]设定为000b，表示nWR = 6，即写入延迟为6个时钟周期。此外，DBI-WR/RD、CA ODT和DQ ODT默认均未启用，而VREF(CA)和VREF(DQ)的设置则确保了适当的参考电压。 接下来，我们讨论上电顺序。为了确保设备正常工作，必须按照特定顺序供电。所有通道的上电应当同时进行，电压爬升过程需遵循一定的条件。如表14所示，当VDD1必须先于或同时与VDD2爬升至指定阈值，VDD2必须先于或同时与VDDQ上升。在电压达到Ta（300mV）后，直至断电（Tb），必须满足一定的电压斜坡条件。在整个过程中，tINIT0（Tb-Ta）的持续时间不应超过20ms，以防止电源波动导致的系统不稳定。 电压斜坡完成后，复位信号（RESET_n）应继续保持低电平一段时间，标记为tINT1。在电压爬升期间，确保数据线（DQ、DMI、DQS_t和DQS_c）和控制信号（CK_t、CK_c、CS和CA）的电压水平处于安全范围，避免产生锁定现象。在解除复位（Tc）之后，应等待tINIT3才激活CKE，同时在激活CKE（Td）之前，CKU t和CKU c必须启动并稳定。一旦CKE设为高，还需等待tINIT5才能发送MRR或MRW命令，以配置内存的上拉、下拉和接收端接。 完成所有MRW命令后，控制器可以发送ZQCAL命令（Tf），用于校准输出阻抗和VOH电平，适应不同的过程、电压和温度条件。如果系统中多个设备共享同一个外部ZQ电阻，控制器必须协调各个设备的ZQ校准序列，以保证一致性。 总结来说，LPDDR4和LPDDR4X的上电时序和初始化涉及模式寄存器的默认设置、电源电压的爬升管理、复位信号的控制以及后续的命令发送和校准步骤。这些细节对于嵌入式系统设计者来说至关重要，因为它们直接影响到内存的性能和系统的可靠性。理解并遵循这些规则，可以确保系统在启动和运行过程中稳定、高效。