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第二章ASIC世诗班程和世剖肯桂触发器具有建立时间和保持时间的时序参数。建立时间是指在时钟有效作用之前，可靠地建立数据信号必须的时间，保指时间是指在时钟沿作用后，数据信号仍然需要保持稳定的时间。在图2.22中，建立时间(ts)和保持时间(th)是关键。只有当建立时间和保持时间同时满足的情况下，数据才能得到正确的处理，否则，将导致错误的触发。

触发器的建立时间和保持时间通常被定为时序电路的时序约束条件。触发器的信号与时序关系如图2.22所示。一个典型的时序电路如图2.23所示。按照上述时序约束的标准来确定电路的最坏情况。对于这个时序电路，可以找出影响建立时间和保持时间的两条信号通路，一条是数据通路，另一条是时钟通路。根据图2.23所示的触发器的时序特点可以找到两种最坏的时序情况。第一种情况是数据通路取最大延时，同时时钟通路取最小延时；第二种情况和前一种相反，数据通路取最小延迟，时钟通路取最大延迟。

静态时序分析的算法是首先确定电路的两种最坏时序情况，要求在第一种情况下必须遵守建立时间的约束条件，也就是建立时间余量必须大于零；同时要求在第二种情况时不能违反保持时间的约束条件。这种算法也称为"最小-最大算法"。静态时序分析采用路径寻迹和约束分析的方法，检查所有路径有无违反时序约束的情况，在此过程中不需要任何激励信号，因此速度快、验证充分。它能够找出电路中所有路径的时序错误。

对于建立时间和保持时间的进一步了解，可以参考以下资源：建立保持时间，建立时间保持时间，以及eetopcn建立时间和保持时间。这些链接提供了详细的解释和实例，帮助您更好地理解和应用相关概念。

静态分析虽然快且有效，但因为缺乏激励信号，它无法理解电路的功能，这可能导致实际不存在的路径也被标记为错误。FPGA建立时间与保持时间中的实例可以进一步阐述这种现象的实际影响。为了更全面地掌握这一知识点，您可以阅读建立时间保持时间公式和时序分析之保持时间学习二。