一深FIFO Verilog IP
包含深度为 1 的 FIFO（同步/异步），均为首字直接输出模式。提供 3 种同步 FIFO 和 3 种异步 FIFO 写法。可参数化配置，基础接口，测试台，已在 FPGA 上验证。
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包含深度为 1 的 FIFO（同步/异步），均为首字直接输出模式。提供 3 种同步 FIFO 和 3 种异步 FIFO 写法。可参数化配置，基础接口，测试台，已在 FPGA 上验证。
