Verilog MIPS流水线CPU设计

在本项目中，我们致力于设计一个基于Verilog编程语言的MIPS流水线CPU。整个CPU的指令条数超过40条，通过使用Vivado 2022.2作为开发环境，我们成功完成了对CPU的设计和实现。其中，我们特别关注了CP0功能的实现，以满足特定的处理器需求。在设计过程中，我们遇到了load-use冒险的问题，通过巧妙的解决方案成功解决了这一挑战。同时，为了提高CPU的性能和效率，我们还解决了RAW冒险，确保指令的顺利执行。通过这个项目，我们展示了在复杂的计算机体系结构中使用Verilog进行开发的技术和方法，为处理器设计领域的发展贡献了一份力量。