Verilog语言实现FPGA控制AT24C02C EEPROM读写功能模块

Verilog语言FPGA控制AT24C02C EEPROM。注意硬件连接芯片的A2 A1 A0电平，并编写Device Address字节内容，本设计使用A2=0,A1=0,A0=1。由iic.v和iic_ctrl.v两个子模块及TOP.v顶层模块组成。iic.v实现特定地址读写功能，每次读写一个字节；iic_ctrl.v使用vio控制8个字节接口，启用后将配置写入编辑好的8个地址中。rst_置1后从eeprom读取8个字节数据，用于配置其他功能模块。外接线路包括rst复位，sys_clk系统时钟，I2C_SDA数据线和I2C_SCL时钟线。添加vio进行控制输入。祝开发顺利！稍后整理开发心得和调试注意事项。