Allegro约束管理器Front Back设置教程

嵌入式系统论文一、Allegro约束管理器(Front-Back)一)Diff Pair在Electrical Constraint Set工作薄中设置,约束集的值。1、在NET下的Diff pair工作薄中选择一对NET,如下图,就创建了。[pic]2、创建一个ECSets命名为ECSET1[pic]3、Electrical ConstraintSet下的每个工作薄中都有上图中的ECSET1的可设置项。加入需要的值。1)、Min/Max Propagation Delay中设置等长属性,改ns为mil并在PCB中UserPreference中将DRC下选中pre_12.0_delay_rule。其它单位有点搞不懂。PinPair改为如上图。2)、Impedance中设置阻抗控制3)、Wiring中设置走线控制。4)diff pair中Neck项控制局部变细项。[pic]5)、Primary Gap却是在NET的Diff Pair中不是全局控制,而是按组。6)、Total Etch Length设置长度控制:[pic]7)、在NET/Routing工作薄下,分配ECSets[pic] 其它:Impedance中设置走线阻抗特征;Wiring中设置走线的层等设置完成设置。1、BUS[pic] 这是原理图中的一个BUS,约束管理器不能创建BUS,但可以给它分配ECSets。参照Match Group。2、Match Group是在Relation Propagation Delay中定义的NET、Pin_Pair组等。为等长设定。[pic]Scope设置为Global(全板)Delta:Tolerance单位为mil,0:200是delta=0,容差为正负200mil。最长的Pin Pair为等长范围