高速电路信号完整性分析与设计(七)

　　电路中，数据的传输一般都是在时钟对数据信号进行有序的收发控制下进行的。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都会影响芯片的建立和保持时间，导致芯片无法正确收发数据，从而使系统不能正常工作。随着系统时钟频率的不断提高和信号边沿不断变陡，系统对时序有更高的要求，一方面留给数据传输的有效读写窗口越来越小，另一方面，传输延时要考虑的因素增多，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。