signaltap skill.doc

Quartus II內的SignalTap II是debug Verilog很好的工具,不過似乎有時無法顯示reg的值,我發現一個小技巧可解決這個問題。 Introduction 使用環境:Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6) 本文是我較早期的方法,並不是很理想,建議參考(原創) 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II) 在Altera提供的SignalTap II的tutorial中,大都強調trigger的使用,並且觀察的