SCR1 源码

SCR1 RISC-V内核 SCR1是由Syntacore设计和维护的,开源的,免费使用的RISC-V兼容MCU级内核。 它是行业级的,并且经过硅验证(包括全晶片生产),可以在所有主要的EDA流程和Verilator中直接使用,并附带大量的担保材料和文档。 主要特征 在SHL许可下开源(请参阅LICENSE文件)-允许无限制地商业使用 RV32I或RV32E ISA基础+可选的RVM和RVC标准扩展 仅机器特权模式 2至4级管线 带有16条IRQ线的可选集成可编程中断控制器 带有JTAG接口的可选RISC-V调试子系统 可选片上紧密耦合存储器 32位AXI4 / AHB-Lite外部接口 撰写于SystemVerilog 针对面积和功率进行了优化 3种预定义的推荐配置 自定义配置的许多微调选项 提供验证套件 广泛的文档 有关核心体系结构的更多信息,请参见。 有关项目用法的更多信息,请参