fpga_cores 源码

FPGA内核 FPGA内核是主要针对FPGA的通用RTL代码的存储库。 代码分为可综合的模拟助手和测试平台。 可综合代码 先进先出 async_fifo.vhd:双时钟FIFO axi_stream_fifo.vhd:单时钟AXI流FIFO sync_fifo.vhd:单时钟FIFO AXI Stream基础架构 AXI流延迟:在AXI流数据路径上插入FF延迟 AXI Stream主适配器:允许在一个完整信号(也称为“踩踏”)和写使能(也称为“ tvalid”)之间的任意数量的周期。 这样做的目的是将AXI的背压与处理管线隔离开,从而更易于停止。 AXI流宽度转换器:支持非倍数比和2倍数据宽度幂的宽度转换器 AXI流防滑缓冲器(ZipCPU的原始VHDL版本) 基本的东西(不需要解释) 边缘检测器 脉冲同步器 移位寄存器延迟 同步器 回忆 RAM推断(单端口和双端口) R