Verilog设计流程:综合

VerilogHDL或VHDL都只是一种硬件的描述语言,并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级,可以在门级和寄存器传输级(RTL)描述硬件,也可以在算法级对硬件加以描述。而VHDL侧重于系统级。综合就是将Verilog描述的RTL级的电路模型构造出门级网表的过程。综合只是个中间步骤,综合后生成的网表文件,就是由导线相互连接的寄存器传输级功能块 (像是触发器、算术逻辑单元和多路选择器等)组成的。这里就需要一个叫做RTL模块构造器的程序,用来针对用户指定的目标工艺从预定义元件库中构造或获取每一个必