基于VHDL数字乘法器

数字电路中,算术运算单元是数字系统的重要组成部分,算术运算主要有加、减、乘、除,其中加法器是基本的算术单元,其他算术单元都可以由加法器附加其他模块来实现。组合逻辑构成的乘法器占用硬件资源多,难以实现多位乘法器,不实用。运用时序逻辑方式设计由加法器构成的乘法器具有一定的实用价值。