EDA/PLD中的逻辑器件的同步设计

在设计逻辑和电路时,经常会遇到这样的问题。即采用普通集成电路实现的设计移植到FPGA/CPLD逻辑器件时,其设计无法正常运行。另外,有些设计己经在逻辑器件申实现或通过了仿真测试。但经过重新布线设计后,该设计不能正常工作。出现这些问题,基本上是在设计中出现了异步设计。典型的异步电路有以下几种。 (1)组合环路 组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之一。在同步设计中,所有的反馈环路都应该包括寄存器。组合环路直接建立没有寄存器的反馈,违反了同步设计的原则。例如,当把一个寄存器输出通过组合逻辑反馈给同一个寄存器的异步引脚时,就会产生组合环路,如图1所示。 图1