EDA/PLD中的阻塞与非阻塞赋值

作者:李秋凤,华清远见嵌入式学院讲师。 稍微接触过Verilog HDL的都对阻塞与非阻塞赋值略知一二,也是我们经常强调的重点之一,在课堂上还是有学员问什么不一样呢,为什么我用阻塞赋值也能得出正确的结果呢? 在编写可综合代码的时候,建议大家不要忘了打开RTL网表查看器看看我们自己综合出来的电路是不是自己想要的逻辑。 我就阻塞与非阻塞赋值这个问题详细说明一下。 1、连续赋值 连续赋值语句的硬件实现是:从赋值语句(=)右边提取出的逻辑,用于驱动赋值语句左边的线网(net) 连续赋值语句 module continousassignment(a,b,c);