通信与网络中的消除高速串行链路的时钟抖动

随着新一代串行数据标准成功地从快速过渡到超高速,设计人员需要花费大量时间考虑这些高速信号的模拟设计,只是简单关注1、0数字域信号远远不能满足实际要求。为了找到潜在的问题并加以解决,从而避免现场应用出现这些问题,设计人员必须检查实际设计参数。信号完整性(SI)工程师必须降低或消除时钟抖动对系统性能的影响。本文讨论了针对典型速率为1Gbps或更高速率的高速串行数据链路的简单、实用方法。 高速串行链路的特性取决于SI工程师发现问题、理解问题以及解决抖动问题的能力。在本文讨论中,我们假设PHY(物理层)和SerDes(串行器-解串器)器件的时钟和数据恢复(CDR)电路与兼容于设备的应用标准。在串