模拟技术中的针对多级串联模拟电路的可测性设计技术

摘 要: 随着集成电路的发展,测试难度的增加,可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构,该结构大大提高了电路内系统模块的可测试性,减少了需要额外引出的I/ O 数,同时不随内部模块数的增加而增加,并且可以与数字电路的边界扫描技术相兼容,通过在Cadence 下仿真,证明了该结构简单有效。 0 引 言 集成电路的生产成本以测试开发、测试时间以及测试设备为主。模拟电路一般只占芯片面积的10%左右,测试成本却占总测试成本的主要部分。所以,削减模拟部分的测试成本将有利于芯片的设计与生产。 数字电路有很多成熟的可测性设计技术( design for