EDA/PLD中的赛灵思ISE12.2设计套件强化部分可重配置FPGA技术

赛灵思公司(Xilinx, Inc.)近日宣布推出其第四代部分可重配置设计流程,以及智能时钟门控技术的多项全新强化方案,可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件,利用其简便易用、直观的部分可重配置设计流程,进一步降低功耗和整体系统成本。同时,最新推出的ISE版本还可提供一项低成本仿真方案, 支持嵌入式设计流程。 赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出:“由于系统日趋复杂,如今的设计人员往往需要以更少的资源实现更高的目标,而FPGA的可配置能力加上其固有的可编程性,使其