基于梯形图 VHDL的CPLD开发方法研究

如果直接采用原理图输入工具或VHDL语言描述的方法来设计顺序控制逻辑电路,则设计效率不高。这是因为顺序控制逻辑电路中包含大量的I/O信号,控制逻辑就是这些I/O信号的逻辑组合,这些I/O信号在整个控制逻辑中会被大量引用,而原理图输入工具中的元件如逻辑门和触发器等的输入引脚数是固定的,逻辑引用不够灵活,同时,I/O信号的大量引用又会使连线过于复杂。VHDL是一种文本设计工具,不是顺序控制逻辑电路设计的专用工具,直接用它编写的顺序控制逻辑程序结构零乱,不够直观,编程及调试效率都不高。