基于SoPC的二维IDCT分布式算法的IP核研究

研究基于SoPC的视频解码系统中二维IDCT 硬件设计与实现。针对二维IDCT的运算量大、乘法运算多,导致占用FPGA资源多和系统速度慢等问题,其设计采用一维IDCT复用,研究分布式算法实现乘法累加,并使用偏移二进制编码来减小其查找表大小,其直接占用FPGA逻辑单元内的查找表LUT,没有寄存器或内置RAM。综合结果表明,芯片占用资源少、访问速度快,其最高可综合工作频率达到140.39 MHz。此外,基于Avalon总线接口实现二维IDCT IP核的SoPC Builder系统构建,在以Nios II处理器为核心SoPC视频解码系统中测试,结果表明,该IP核能提高视频解码速度20%以上,很大程度