基于VHDL的异步FIFO设计 上传者：zhz42741 2020-10-27 21:23:31上传 PDF文件 255.57KB 热度 51次 摘要:FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生改变)表示读/写 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
