带硬件地址识别的UART IP的设计和实现

本UART IP全部采用Verilog HDL设计,可以在采用FPGA实现的通讯和控制系统中作为系统多点通讯控制器,也可以用于片上系统(SoC)的设计。用于多点通信时,可以有效降低CPU的额外负担,提高CPU系统的利用率。由于采用语言描述,移植性强,可以用于不同厂家、不同型号的FPGA芯片中,提高了系统的设计速度和效率。