基于FPGA的卷积码Viterbi译码器性能研究

Name: 基于FPGA的卷积码Viterbi译码器性能研究
Rating: 4.5 (42 reviews)
Author: wangfyan

上传者：wangfyan 2020-10-19 18:25:57上传 PDF文件 187.62KB 热度 42次

卷积码是一种前向纠错控制(ForwardErrorControl,FEC)编码方式,其特点是接收端根据接收码字自动检测和纠正信道传输引入的错误。由于FEC方式不需要反馈信道,译码实时性比较好,控

下载地址

用户评论

更多下载

下载地址

立即下载

用户评论

基于FPGA的卷积码Viterbi译码器性能研究

卷积码是一种前向纠错控制(ForwardErrorControl,FEC)编码方式,其特点是接收端根...

大小：188KB | 2020-10-19 18:25:57
基于FPGA的卷积码编译码器

由于卷积码具有较好的纠错性能,因而在通信系统中被广泛使用。采用硬件描述语言VerilogHDL或VH...

大小：282KB | 2020-09-03 02:09:40
卷积码viterbi译码

用c语言实现（2，1，7）卷积码编码，网格图维特比解码

大小：0B | 2019-09-22 01:59:41
基于FPGA的卷积码译码器的方案

本文基于FPGA技术设计了一种(2,1,8)卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存...

大小：73KB | 2020-08-11 03:30:27
卷积码Viterbi译码算法的FPGA实现

大小：0B | 2019-03-03 18:24:34
基于FPGA的卷积码的编译码器设计

为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,...

大小：0B | 2020-10-27 12:42:04
卷积码的Viterbi软硬译码

文档内容是本人写给导师的报告，包含原理，解释，作图，源程序，非常全面。代码绝对没有错误。

大小：0B | 2020-06-12 04:42:37
很好卷积码的viterbi译码

最简单的一种信道编码方法，卷积码，本资源给出了卷积码的一种流行的viterbi译码算法。

大小：0B | 2019-07-18 03:31:41
卷积码译码器设计.pdf

关于卷积码译码器设计的文档,含有verilogHDL代码.

大小：0B | 2019-07-29 10:09:18
FPGA_ASIC卷积码的Viterbi高速译码方案

如何应用FPGA实现高速的卷积码译码方案

大小：0B | 2019-09-25 00:50:49
Matlab卷积码译码器仿真

主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真,...

大小：1004KB | 2020-09-20 10:50:26
卷积码的维特比译码器

这是一个针对卷积码的维特比译码器.开发环境为MATLAB.

大小：0B | 2018-12-29 07:20:38
215 卷积码编译码器基于FPGA设计与实现

毕业设计，(2,1，5) 卷积码和基于硬判决的 vetby 解码，在 quartz 平台上运行

大小：0B | 2019-06-21 17:11:22
卷积码编码和viterbi译码程序

卷积码的编码，viterbi的译码的源代码，并有注释，功能函数用C写的

大小：0B | 2019-05-14 02:31:24
卷积码编译码器的研究与实现

卷积码编译码器的研究与实现

大小：0B | 2019-07-12 16:34:24
基于FPGA的Viterbi译码器设计

摘要:卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译...

大小：226KB | 2021-05-04 10:59:28